Semiconductor Physics, Quantum Electronics & Optoelectronics, 23 (4), P. 379-384 (2020).
DOI: https://doi.org/10.15407/spqeo23.04.379
Прояв ефекту каналювання при виготовленні JFET транзисторів
1Національний технічний університет України “Київський політехнічний інститут імені Ігоря Сікорського”
37, просп. Перемоги, 03056 Київ, Україна,
Анотація.
Запропонована робота охоплює завдання таких областей, як зменшення вхідних струмів та напруги зміщення інтегрованих операційних підсилювачів (ІС OA),
виготовлених за технологією BiFET, перспектива використання транзисторів JFET у технології цифрових схем, технологія Si CMOS на 22-нм рівні і вище, виготовлення
біполярних транзисторів на надтонких шарах активної бази та емітера, що збільшує стійкість ІМС до зовнішніх впливів. Основним методом експериментального дослідження каналювання
є побудова профілів розподілу домішок за допомогою SIMS. У цій роботі для вивчення ефекту каналювання бору та фосфору в кремнії був вибраний метод побудови поверхні відгуку струму
насичення JFET для кремнієвої пластини. Вибір методу базувався на високій чутливості напруги відсічки та струму насичення транзистора JFET до товщини каналу та концентрації домішок у ньому,
відносній простоті експлуатаційних характеристик та практичних перевагах у вдосконаленні технології BiFET.
Ключові слова: іонна імплантація, імплантер, каналювання, JFET, BiFET.
В.Г. Вербицький1,
С.В. Воєводін1,
В.В. Федулов2,
Г.В. Калістий2 ,
Д.О. Вербицький1
2Інститут фізики напівпровідників ім. В.Є. Лашкарьова НАН України
41, просп. Науки, 03680 Київ, Україна
E-mail: v.g.verbitskiy@gmail.com
This work is licensed under a Creative Commons Attribution-NoDerivatives 4.0 International License.